我有多个 Verilog RTL 文件,其中我们使用了异步重置。但我想将异步重置转换为同步重置。
前:
always @ (posedge clock or negedge reset)
后:
always @ (posedge clock)
或者:
always @ (posedge clock) // or negedge reset)
手动的话需要更多时间。那么我该如何通过脚本来做呢?
答案1
只需使用 sed 即可。
sed -i -re 's,(always @ \(posedge clock) [^)]*,\1,' source.v
或者,
sed -i -re 's,(always @ \(posedge clock) ,\1) //,' source.v